1、如何選擇PCB線路板板材？

選擇PCB線路板材必須在滿足設(shè)計需求和可量產(chǎn)性及成本中間取得平衡點(diǎn)。設(shè)計需求包含電氣和機(jī)構(gòu)這兩部分。通常在設(shè)計非常高速的PCB板子(大于GHz的頻率)時這材質(zhì)問題會比較重要。例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個GHz的頻率時的介質(zhì)損(dielectric loss)會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所設(shè)計的頻率是否合用。

2、如何避免高頻干擾？

避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串?dāng)_(Crosstalk)?？捎美蟾咚傩盘柡湍M信號之間的距離，或加ground guard/shunt traces在模擬信號旁邊。還要注意數(shù)字地對模擬地的噪聲干擾。

3、在高速設(shè)計中，如何解決信號的完整性問題？

信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是*端接(termination)與調(diào)整走線的拓樸。

4、差分布線方式是如何實(shí)現(xiàn)的？

差分對的布線有兩點(diǎn)要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side 實(shí)現(xiàn)的方式較多。

5、對于只有一個輸出端的時鐘信號線，如何實(shí)現(xiàn)差分布線？

要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線的。

6、接收端差分線對之間可否加一匹配電阻？

接收端差分線對間的匹配電阻通常會加, 其值應(yīng)等于差分阻抗的值。這樣信號品質(zhì)會好些。

7、為何差分對的布線要靠近且平行？

對差分對的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫?。所謂適當(dāng)?shù)目拷且驗(yàn)檫@間距會影響到差分阻抗(differential impedance)的值, 此值是設(shè)計差分對的重要參數(shù)。需要平行也是因?yàn)橐３植罘肿杩沟囊恢滦?。若兩線忽遠(yuǎn)忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。

8、如何處理實(shí)際布線中的一些理論沖突的問題

（1） 基本上, 將模/數(shù)地分割隔離是對的。要注意的是信號走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。

（2）晶振是模擬的正反饋振蕩電路,要有穩(wěn)定的振蕩信號,必須滿足loop gain與phase的規(guī)范, 而這模擬信號的振蕩規(guī)范很容易受到干擾,即使加ground guard traces可能也無法完全隔離干擾。而且離的太遠(yuǎn),地平面上的噪聲也會影響正反饋振蕩電路。所以,一定要將晶振和芯片的距離進(jìn)可能*近。

（3）確實(shí)高速布線與EMI的要求有很多沖突。但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號的一些電氣特性不符合規(guī)范。所以,最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題, 如高速信號走內(nèi)層。最后才用電阻電容或ferrite bead的方式,以降低對信號的傷害。

9、如何解決高速信號的手工布線和自動布線之間的矛盾？

現(xiàn)在較強(qiáng)的布線軟件的自動布線器大部分都有設(shè)定約束條件來控制繞線方式及過孔數(shù)目。 各家EDA公司的繞線引擎能力和約束條件的設(shè)定項目有時相差甚遠(yuǎn)。例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式, 能否控制差分對的走線間距等。這會影響到自動布線出來的走線方式是否能符合設(shè)計者的想法。另外,手動調(diào)整布線的難易也與繞線引擎的能力有絕對的關(guān)系。列如, 走線的推擠能力, 過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。所以, 選擇一個繞線引擎能力強(qiáng)的布線器, 才是解決之道。

10、關(guān)于test coupon。

test coupon是用來以TDR (Time Domain Reflectometer) 測量所生產(chǎn)的PCB板的特性阻抗是否滿足設(shè)計需求。一般要控制的阻抗有單根線和差分對兩種情況。所以，test coupon上的走線線寬和線距(有差分對時)要與所要控制的線一樣。最重要的是測量時接地點(diǎn)的位置。為了減少接地引線(ground lead)的電感值，TDR探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)， 所以，test coupon上量測信號的點(diǎn)跟接地點(diǎn)的距離和方式要符合所用的探棒。

11、在高速PCB設(shè)計中，信號層的空白區(qū)域可以敷銅，而多個信號層的敷銅在接地和接電源上應(yīng)如何分配？

一般在空白區(qū)域的敷銅絕大部分情況是接地。只是在高速信號線旁敷銅時要注意敷銅與信號線的距離，因?yàn)樗蟮你~會降低一點(diǎn)走線的特性阻抗。也要注意不要影響到它層的特性阻抗，例如在dual stripline的結(jié)構(gòu)時。

12、是否可以把電源平面上面的信號線使用微帶線模型計算特性阻抗？電源和地平面之間的信號是否可以使用帶狀線模型計算？

是的，在計算特性阻抗時電源平面跟地平面都必須視為參考平面。例如四層板: 頂層-電源層-地層-底層，這時頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。

13、在高密度印制板上通過軟件自動產(chǎn)生測試點(diǎn)一般情況下能滿足大批量生產(chǎn)的測試要求嗎？

一般軟件自動產(chǎn)生測試點(diǎn)是否滿足測試需求必須看對加測試點(diǎn)的規(guī)范是否符合測試機(jī)具的要求。另外，如果走線太密且加測試點(diǎn)的規(guī)范比較嚴(yán)，則有可能沒辦法自動對每段線都加上測試點(diǎn)，當(dāng)然，需要手動補(bǔ)齊所要測試的地方。

14、添加測試點(diǎn)會不會影響高速信號的質(zhì)量？

至于會不會影響信號質(zhì)量就要看加測試點(diǎn)的方式和信號到底多快而定?；旧贤饧拥臏y試點(diǎn)(不用線上既有的穿孔(via or DIP pin)當(dāng)測試點(diǎn))可能加在線上或是從線上拉一小段線出來。前者相當(dāng)于是加上一個很小的電容在線上，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點(diǎn)影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關(guān)。影響大小可透過仿真得知。原則上測試點(diǎn)越小越好(當(dāng)然還要滿足測試機(jī)具的要求)分支越短越好。

15、若干PCB組成系統(tǒng)，各板之間的地線應(yīng)如何連接？

各個PCB板子相互連接之間的信號或電源在動作時，例如A板子有電源或信號送到B板子，一定會有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會找阻抗最小的地方流回去。所以，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個地方走)，降低對其它較敏感信號的影響。

16、能介紹一些國外關(guān)于高速PCB設(shè)計的技術(shù)書籍和資料嗎？

現(xiàn)在高速數(shù)字電路的應(yīng)用有通信網(wǎng)路和計算機(jī)等相關(guān)領(lǐng)域。在通信網(wǎng)路方面，PCB板的工作頻率已達(dá)GHz上下，迭層數(shù)就我所知有到40層之多。計算機(jī)相關(guān)應(yīng)用也因?yàn)樾酒倪M(jìn)步，無論是一般的PC或服務(wù)器(Server)，板子上的最高工作頻率也已經(jīng)達(dá)到400MHz (如Rambus) 以上。因應(yīng)這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程工藝的需求也漸漸越來越多。這些設(shè)計需求都有廠商可大量生產(chǎn)。

17、兩個常被參考的特性阻抗公式：

a.微帶線(microstrip)

Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W為線寬，T為走線的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材質(zhì)的介電常數(shù)(dielectric constant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應(yīng)用。

b.帶狀線(stripline)

Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應(yīng)用。

18、差分信號線中間可否加地線？

差分信號中間一般是不能加地線。因?yàn)椴罘中盘柕膽?yīng)用原理最重要的一點(diǎn)便是利用差分信號間相互耦合(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會破壞耦合效應(yīng)。

19、剛?cè)岚逶O(shè)計是否需要專用設(shè)計軟件與規(guī)范？國內(nèi)何處可以承接該類電路板加工？

可以用一般設(shè)計PCB的軟件來設(shè)計柔性電路板(Flexible Printed Circuit)。一樣用Gerber格式給FPC廠商生產(chǎn)。由于制造的工藝和一般PCB不同，各個廠商會依據(jù)他們的制造能力會對最小線寬、最小線距、最小孔徑(via)有其限制。除此之外，可在柔性電路板的轉(zhuǎn)折處鋪些銅皮加以補(bǔ)強(qiáng)。至于生產(chǎn)的廠商可上網(wǎng)“FPC”當(dāng)關(guān)鍵詞查詢應(yīng)該可以找到。

20、適當(dāng)選擇PCB與外殼接地的點(diǎn)的原則是什么？

選擇PCB與外殼接地點(diǎn)選擇的原則是利用chassis ground提供低阻抗的路徑給回流電流(returning current)及控制此回流電流的路徑。例如，通常在高頻器件或時鐘產(chǎn)生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接，以盡量縮小整個電流回路面積，也就減少電磁輻射。

21、電路板DEBUG應(yīng)從那幾個方面著手？

就數(shù)字電路而言，首先先依序確定三件事情：

1. 確認(rèn)所有電源值的大小均達(dá)到設(shè)計所需。有些多重電源的系統(tǒng)可能會要求某些電源之間起來的順序與快慢有某種規(guī)范。

2. 確認(rèn)所有時鐘信號頻率都工作正常且信號邊緣上沒有非單調(diào)(non-monotonic)的問題。

3. 確認(rèn)reset信號是否達(dá)到規(guī)范要求。

這些都正常的話，芯片應(yīng)該要發(fā)出第一個周期(cycle)的信號。接下來依照系統(tǒng)運(yùn)作原理與bus protocol來debug。

22、在電路板尺寸固定的情況下，如果設(shè)計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導(dǎo)致走線的相互干擾增強(qiáng)，同時走線過細(xì)也使阻抗無法降低，請專家介紹在高速（>100MHz）高密度PCB設(shè)計中的技巧?

在設(shè)計高速高密度PCB時，串?dāng)_(crosstalk interference)確實(shí)是要特別注意的，因?yàn)樗鼘r序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方：

1.控制走線特性阻抗的連續(xù)與匹配。

2.走線間距的大小。一般?？吹降拈g距為兩倍線寬?？梢酝高^仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結(jié)果可能不同。

3.選擇適當(dāng)?shù)亩私臃绞健?/p>

4.避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因?yàn)檫@種串?dāng)_比同層相鄰走線的情形還大。

5.利用盲埋孔(blind/buried via)來增加走線面積。但是PCB板的制作成本會增加。

在實(shí)際執(zhí)行時確實(shí)很難達(dá)到完全平行與等長，不過還是要盡量做到。除此以外，可以預(yù)留差分端接和共模端接，以緩和對時序與信號完整性的影響。

23、模擬電源處的濾波經(jīng)常是用LC電路。但是為什么有時LC比RC濾波效果差？

LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當(dāng)。因?yàn)殡姼械母锌?reactance)大小與電感值和頻率有關(guān)。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如RC。但是，使用RC濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。

24、濾波時選用電感，電容值的方法是什么？

電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的反應(yīng)能力。如果LC的輸出端會有機(jī)會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripple noise)。

電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關(guān)。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL也會有影響。

另外，如果這LC是放在開關(guān)式電源(switching regulation power)的輸出端時，還要注意此LC所產(chǎn)生的極點(diǎn)零點(diǎn)(pole/zero)對負(fù)反饋控制(negative feedback control)回路穩(wěn)定度的影響。

25、如何盡可能的達(dá)到EMC要求，又不致造成太大的成本壓力？

PCB板上會因EMC而增加的成本通常是因增加地層數(shù)目以增強(qiáng)屏蔽效應(yīng)及增加了ferrite bead、choke等抑制高頻諧波器件的緣故。除此之外，通常還是需搭配其它機(jī)構(gòu)上的屏蔽結(jié)構(gòu)才能使整個系統(tǒng)通過EMC的要求。以下僅就PCB板的設(shè)計技巧提供幾個降低電路產(chǎn)生的電磁輻射效應(yīng)。

1、盡可能選用信號斜率(slew rate)較慢的器件，以降低信號所產(chǎn)生的高頻成分。2、注意高頻器件擺放的位置，不要太*近對外的連接器。

3、注意高速信號的阻抗匹配，走線層及其回流電流路徑(return current path)，以減少高頻的反射與輻射。

4、在各器件的電源管腳放置足夠與適當(dāng)?shù)娜ヱ詈想娙菀跃徍碗娫磳雍偷貙由系脑肼?。特別注意電容的頻率響應(yīng)與溫度的特性是否符合設(shè)計所需。

5、對外的連接器附近的地可與地層做適當(dāng)分割，并將連接器的地就近接到chassis ground。

6、可適當(dāng)運(yùn)用ground guard/shunt traces在一些特別高速的信號旁。但要注意guard/shunt traces對走線特性阻抗的影響。

7、電源層比地層內(nèi)縮20H，H為電源層與地層之間的距離。

26、當(dāng)一塊PCB板中有多個數(shù)/模功能塊時，常規(guī)做法是要將數(shù)/模地分開，原因何在？

將數(shù)/模地分開的原因是因?yàn)閿?shù)字電路在高低電位切換時會在電源和地產(chǎn)生噪聲，噪聲的大小跟信號的速度及電流大小有關(guān)。如果地平面上不分割且由數(shù)字區(qū)域電路所產(chǎn)生的噪聲較大而模擬區(qū)域的電路又非常接近，則即使數(shù)模信號不交*，模擬的信號依然會被地噪聲干擾。也就是說數(shù)模地不分割的方式只能在模擬電路區(qū)域距產(chǎn)生大噪聲的數(shù)字電路區(qū)域較遠(yuǎn)時使用。

27、另一種作法是在確保數(shù)/模分開布局，且數(shù)/模信號走線相互不交*的情況下，整個PCB板地不做分割，數(shù)/模地都連到這個地平面上。道理何在？

數(shù)模信號走線不能交*的要求是因?yàn)樗俣壬钥斓臄?shù)字信號其返回電流路徑(return current path)會盡量沿著走線的下方附近的地流回數(shù)字信號的源頭，若數(shù)模信號走線交*，則返回電流所產(chǎn)生的噪聲便會出現(xiàn)在模擬電路區(qū)域內(nèi)。

28、在高速PCB設(shè)計原理圖設(shè)計時，如何考慮阻抗匹配問題？

在設(shè)計高速PCB電路時，阻抗匹配是設(shè)計的要素之一。而阻抗值跟走線方式有絕對的關(guān)系，例如是走在表面層(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質(zhì)等均會影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數(shù)學(xué)算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時候在原理圖上只能預(yù)留一些terminators(端接)，如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續(xù)的發(fā)生。

29、哪里能提供比較準(zhǔn)確的IBIS模型庫？

IBIS模型的準(zhǔn)確性直接影響到仿真的結(jié)果。基本上IBIS可看成是實(shí)際芯片I/O buffer等效電路的電氣特性資料，一般可由SPICE模型轉(zhuǎn)換而得 (亦可采用測量，但限制較多)，而SPICE的資料與芯片制造有絕對的關(guān)系，所以同樣一個器件不同芯片廠商提供，其SPICE的資料是不同的，進(jìn)而轉(zhuǎn)換后的IBIS模型內(nèi)之資料也會隨之而異。也就是說，如果用了A廠商的器件，只有他們有能力提供他們器件準(zhǔn)確模型資料，因?yàn)闆]有其它人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的IBIS不準(zhǔn)確， 只能不斷要求該廠商改進(jìn)才是根本解決之道。

30、在高速PCB設(shè)計時，設(shè)計者應(yīng)該從那些方面去考慮EMC、EMI的規(guī)則呢？

一般EMI/EMC設(shè)計時需要同時考慮輻射(radiated)與傳導(dǎo)(conducted)兩個方面. 前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(<30MHz). 所以不能只注意高頻而忽略低頻的部分.

一個好的EMI/EMC設(shè)計必須一開始布局時就要考慮到器件的位置, PCB迭層的安排, 重要聯(lián)機(jī)的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事后解決則會事倍功半, 增加成本. 例如時鐘產(chǎn)生器的位置盡量不要*近對外的連接器, 高速信號盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射, 器件所推的信號之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時注意其頻率響應(yīng)是否符合需求以降低電源層噪聲. 另外, 注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loop impedance盡量小)以減少輻射. 還可以用分割地層的方式以控制高頻噪聲的范圍. 最后, 適當(dāng)?shù)倪x擇PCB與外殼的接地點(diǎn)(chassis ground)。

31、如何選擇EDA工具？

目前的pcb設(shè)計軟件中，熱分析都不是強(qiáng)項，所以并不建議選用，其它的功能1.3.4可以選擇PADS或Cadence性能價格比都不錯。

PLD的設(shè)計的初學(xué)者可以采用PLD芯片廠家提供的集成環(huán)境，在做到百萬門以上的設(shè)計時可以選用單點(diǎn)工具。

32、請推薦一種適合于高速信號處理和傳輸?shù)腅DA軟件。

常規(guī)的電路設(shè)計，INNOVEDA 的 PADS 就非常不錯，且有配合用的仿真軟件，而這類設(shè)計往往占據(jù)了70%的應(yīng)用場合。在做高速電路設(shè)計，模擬和數(shù)字混合電路，采用Cadence的解決方案應(yīng)該屬于性能價格比較好的軟件，當(dāng)然Mentor的性能還是非常不錯的，特別是它的設(shè)計流程管理方面應(yīng)該是最為優(yōu)秀的。（大唐電信技術(shù)專家 王升）

33、對PCB板各層含義的解釋

Topoverlay ----頂層器件名稱，也叫top silkscreen或者top component legend, 比如R1 C5, IC10.

bottomoverlay----同理

multilayer-----如果你設(shè)計一個4層板，你放置一個free pad or via, 定義它作為multilay那么它的pad就會自動出現(xiàn)在4個層上，如果你只定義它是top layer, 那么它的pad就會只出現(xiàn)在頂層上。

34、2G以上高頻PCB設(shè)計，走線,排版,應(yīng)重點(diǎn)注意哪些方面？

2G以上高頻PCB屬于射頻電路設(shè)計，不在高速數(shù)字電路設(shè)計討論范圍內(nèi)。而射頻電路的布局（layout)和布線（routing)應(yīng)該和原理圖一起考慮的，因?yàn)椴季植季€都會造成分布效應(yīng)。而且，射頻電路設(shè)計一些無源器件是通過參數(shù)化定義，特殊形狀銅箔實(shí)現(xiàn)，因此要求EDA工具能夠提供參數(shù)化器件，能夠編輯特殊形狀銅箔。

Mentor公司的boardstation中有專門的RF設(shè)計模塊，能夠滿足這些要求。而且，一般射頻設(shè)計要求有專門射頻電路分析工具，業(yè)界最著名的是agilent的eesoft，和Mentor的工具有很好的接口。

35、2G以上高頻PCB設(shè)計，微帶的設(shè)計應(yīng)遵循哪些規(guī)則?

射頻微帶線設(shè)計，需要用三維場分析工具提取傳輸線參數(shù)。所有的規(guī)則應(yīng)該在這個場提取工具中規(guī)定。

36、對于全數(shù)字信號的PCB，板上有一個80MHz的鐘源。除了采用絲網(wǎng)（接地）外，為了保證有足夠的驅(qū)動能力，還應(yīng)該采用什么樣的電路進(jìn)行保護(hù)？

確保時鐘的驅(qū)動能力，不應(yīng)該通過保護(hù)實(shí)現(xiàn)，一般采用時鐘驅(qū)動芯片。一般擔(dān)心時鐘驅(qū)動能力，是因?yàn)槎鄠€時鐘負(fù)載造成。采用時鐘驅(qū)動芯片，將一個時鐘信號變成幾個，采用點(diǎn)到點(diǎn)的連接。選擇驅(qū)動芯片，除了保證與負(fù)載基本匹配，信號沿滿足要求（一般時鐘為沿有效信號），在計算系統(tǒng)時序時，要算上時鐘在驅(qū)動芯片內(nèi)時延。

37、如果用單獨(dú)的時鐘信號板，一般采用什么樣的接口，來保證時鐘信號的傳輸受到的影響??？

時鐘信號越短，傳輸線效應(yīng)越小。采用單獨(dú)的時鐘信號板，會增加信號布線長度。而且單板的接地供電也是問題。如果要長距離傳輸，建議采用差分信號。LVDS信號可以滿足驅(qū)動能力要求，不過您的時鐘不是太快，沒有必要。

38、27M,SDRAM時鐘線（80M-90M），這些時鐘線二三次諧波剛好在VHF波段，從接收端高頻竄入后干擾很大。除了縮短線長以外，還有那些好辦法？

如果是三次諧波大，二次諧波小，可能因?yàn)樾盘栒伎毡葹?0%，因?yàn)檫@種情況下，信號沒有偶次諧波。這時需要修改一下信號占空比。

此外，對于如果是單向的時鐘信號，一般采用源端串聯(lián)匹配。這樣可以抑制二次反射，但不會影響時鐘沿速率。源端匹配值，可以采用下圖公式得到。

39、什么是走線的拓?fù)浼軜?gòu)？

Topology,有的也叫routing order.對于多端口連接的網(wǎng)絡(luò)的布線次序。

40、怎樣調(diào)整走線的拓?fù)浼軜?gòu)來提高信號的完整性？

這種網(wǎng)絡(luò)信號方向比較復(fù)雜，因?yàn)閷蜗?，雙向信號，不同電平種類信號，拓樸影響都不一樣，很難說哪種拓樸對信號質(zhì)量有利。而且作前仿真時，采用何種拓樸對工程師要求很高，要求對電路原理，信號類型，甚至布線難度等都要了解。

41、怎樣通過安排迭層來減少EMI問題？

首先，EMI要從系統(tǒng)考慮，單憑PCB無法解決問題。

層疊對EMI來講，我認(rèn)為主要是提供信號最短回流路徑，減小耦合面積，抑制差模干擾。另外地層與電源層緊耦合，適當(dāng)比電源層外延，對抑制共模干擾有好處。

42、為何要鋪銅？

一般鋪銅有幾個方面原因。

（1）EMC.對于大面積的地或電源鋪銅，會起到屏蔽作用，有些特殊地，如PGND起到防護(hù)作用。

（2）PCB工藝要求。一般為了保證電鍍效果，或者層壓不變形，對于布線較少的PCB板層鋪銅。

（3）信號完整性要求，給高頻數(shù)字信號一個完整的回流路徑，并減少直流網(wǎng)絡(luò)的布線。當(dāng)然還有散熱，特殊器件安裝要求鋪銅等等原因。

43、在一個系統(tǒng)中，包含了dsp和pld，請問布線時要注意哪些問題呢？

看你的信號速率和布線長度的比值。如果信號在傳輸線上的時延和信號變化沿時間可比的話，就要考慮信號完整性問題。另外對于多個DSP，時鐘，數(shù)據(jù)信號走線拓普也會影響信號質(zhì)量和時序，需要關(guān)注。

44、除protel工具布線外，還有其他好的工具嗎？

至于工具，除了PROTEL，還有很多布線工具，如MENTOR的WG2000,EN2000系列和powerpcb，Cadence的allegro，zuken的cadstar,cr5000等，各有所長。

45、什么是“信號回流路徑”？

信號回流路徑,即return current。高速數(shù)字信號在傳輸時，信號的流向是從驅(qū)動器沿PCB傳輸線到負(fù)載，再由負(fù)載沿著地或電源通過最短路徑返回驅(qū)動器端。這個在地或電源上的返回信號就稱信號回流路徑。Dr.Johson在他的書中解釋，高頻信號傳輸，實(shí)際上是對傳輸線與直流層之間包夾的介質(zhì)電容充電的過程。SI分析的就是這個圍場的電磁特性，以及他們之間的耦合。

46、如何對接插件進(jìn)行SI分析？

在IBIS3.2規(guī)范中，有關(guān)于接插件模型的描述。一般使用EBD模型。如果是特殊板，如背板，需要SPICE模型。也可以使用多板仿真軟件（HYPERLYNX或IS_multiboard），建立多板系統(tǒng)時，輸入接插件的分布參數(shù)，一般從接插件手冊中得到。當(dāng)然這種方式會不夠精確，但只要在可接受范圍內(nèi)即可。

47、請問端接的方式有哪些？

端接（terminal）,也稱匹配。一般按照匹配位置分有源端匹配和終端匹配。其中源端匹配一般為電阻串聯(lián)匹配，終端匹配一般為并聯(lián)匹配，方式比較多，有電阻上拉，電阻下拉，戴維南匹配，AC匹配，肖特基二極管匹配。

48、采用端接（匹配）的方式是由什么因素決定的？

匹配采用方式一般由BUFFER特性，拓普情況，電平種類和判決方式來決定，也要考慮信號占空比，系統(tǒng)功耗等。

49、采用端接（匹配）的方式有什么規(guī)則？

數(shù)字電路最關(guān)鍵的是時序問題，加匹配的目的是改善信號質(zhì)量，在判決時刻得到可以確定的信號。對于電平有效信號，在保證建立、保持時間的前提下，信號質(zhì)量穩(wěn)定；對延有效信號，在保證信號延單調(diào)性前提下，信號變化延速度滿足要求。Mentor ICX產(chǎn)品教材中有關(guān)于匹配的一些資料。另外《High Speed Digital design a hand book of blackmagic》有一章專門對terminal的講述，從電磁波原理上講述匹配對信號完整性的作用，可供參考。

50、能否利用器件的IBIS模型對器件的邏輯功能進(jìn)行仿真？如果不能，那么如何進(jìn)行電路的板級和系統(tǒng)級仿真？

IBIS模型是行為級模型，不能用于功能仿真。功能仿真，需要用SPICE模型，或者其他結(jié)構(gòu)級模型。

51、在數(shù)字和模擬并存的系統(tǒng)中，有2種處理方法，一個是數(shù)字地和模擬地分開，比如在地層，數(shù)字地是獨(dú)立地一塊，模擬地獨(dú)立一塊，單點(diǎn)用銅皮或FB磁珠連接，而電源不分開；另一種是模擬電源和數(shù)字電源分開用FB連接，而地是統(tǒng)一地地。請問李先生，這兩種方法效果是否一樣？

應(yīng)該說從原理上講是一樣的。因?yàn)殡娫春偷貙Ω哳l信號是等效的。

區(qū)分模擬和數(shù)字部分的目的是為了抗干擾，主要是數(shù)字電路對模擬電路的干擾。但是，分割可能造成信號回流路徑不完整，影響數(shù)字信號的信號質(zhì)量，影響系統(tǒng)EMC質(zhì)量。因此，無論分割哪個平面，要看這樣作，信號回流路徑是否被增大，回流信號對正常工作信號干擾有多大。

現(xiàn)在也有一些混合設(shè)計，不分電源和地，在布局時，按照數(shù)字部分、模擬部分分開布局布線，避免出現(xiàn)跨區(qū)信號。

52、安規(guī)問題：FCC、EMC的具體含義是什么？

FCC: federal communication commission 美國通信委員會

EMC: electro megnetic compatibility 電磁兼容

FCC是個標(biāo)準(zhǔn)組織，EMC是一個標(biāo)準(zhǔn)。標(biāo)準(zhǔn)頒布都有相應(yīng)的原因，標(biāo)準(zhǔn)和測試方法。

53、何謂差分布線？

差分信號，有些也稱差動信號，用兩根完全一樣，極性相反的信號傳輸一路數(shù)據(jù)，依*兩根信號電平差進(jìn)行判決。為了保證兩根信號完全一致，在布線時要保持并行，線寬、線間距保持不變。

54、PCB仿真軟件有哪些？

仿真的種類很多，高速數(shù)字電路信號完整性分析仿真分析(SI)常用軟件有icx,signalvision,hyperlynx,XTK,speectraquest等。有些也用Hspice。

55、PCB仿真軟件是如何進(jìn)行LAYOUT仿真的？

高速數(shù)字電路中，為了提高信號質(zhì)量，降低布線難度，一般采用多層板，分配專門的電源層，地層。

56、在布局、布線中如何處理才能保證50M以上信號的穩(wěn)定性

高速數(shù)字信號布線，關(guān)鍵是減小傳輸線對信號質(zhì)量的影響。因此，100M以上的高速信號布局時要求信號走線盡量短。

數(shù)字電路中，高速信號是用信號上升延時間來界定的。而且，不同種類的信號（如TTL,GTL,LVTTL），確保信號質(zhì)量的方法不一樣。

57、室外單元的射頻部分，中頻部分，乃至對室外單元進(jìn)行監(jiān)控的低頻電路部分往往采用部署在同一PCB上，請問對這樣的PCB在材質(zhì)上有何要求？如何防止射頻，中頻乃至低頻電路互相之間的干擾？

混合電路設(shè)計是一個很大的問題。很難有一個完美的解決方案。

一般射頻電路在系統(tǒng)中都作為一個獨(dú)立的單板進(jìn)行布局布線，甚至?xí)袑ｉT的屏蔽腔體。而且射頻電路一般為單面或雙面板，電路較為簡單，所有這些都是為了減少對射頻電路分布參數(shù)的影響，提高射頻系統(tǒng)的一致性。相對于一般的FR4材質(zhì)，射頻電路板傾向與采用高Q值的基材，這種材料的介電常數(shù)比較小，傳輸線分布電容較小，阻抗高，信號傳輸時延小。

在混合電路設(shè)計中，雖然射頻，數(shù)字電路做在同一塊PCB上，但一般都分成射頻電路區(qū)和數(shù)字電路區(qū)，分別布局布線。之間用接地過孔帶和屏蔽盒屏蔽。

58、對于射頻部分，中頻部分和低頻電路部分部署在同一PCB上，mentor有什么解決方案？

Mentor的板級系統(tǒng)設(shè)計軟件，除了基本的電路設(shè)計功能外，還有專門的RF設(shè)計模塊。在RF原理圖設(shè)計模塊中，提供參數(shù)化的器件模型，并且提供和 EESOFT等射頻電路分析仿真工具的雙向接口；在RF LAYOUT模塊中，提供專門用于射頻電路布局布線的圖案編輯功能，也有和EESOFT等射頻電路分析仿真工具的雙向接口，對于分析仿真后的結(jié)果可以反標(biāo)回原理圖和PCB。同時，利用Mentor軟件的設(shè)計管理功能，可以方便的實(shí)現(xiàn)設(shè)計復(fù)用，設(shè)計派生，和協(xié)同設(shè)計。大大加速混合電路設(shè)計進(jìn)程。

手機(jī)板是典型的混合電路設(shè)計，很多大型手機(jī)設(shè)計制造商都利用Mentor加安杰倫的eesoft作為設(shè)計平臺。

59、mentor的產(chǎn)品結(jié)構(gòu)如何？

Mentor Graphics的PCB工具有WG(原veribest)系列和Enterprise(boardstation)系列。

60、Mentor的PCB設(shè)計軟件對BGA、PGA、COB等封裝是如何支持的？

Mentor的autoactive RE由收購得來的veribest發(fā)展而來，是業(yè)界第一個無網(wǎng)格，任意角度布線器。

眾所周知，對于球柵陣列，COB器件，無網(wǎng)格，任意角度布線器是解決布通率的關(guān)鍵。

在最新的autoactive RE中，新增添了推擠過孔，銅箔，REROUTE等功能，使它應(yīng)用更方便。另外，他支持高速布線，包括有時延要求信號布線和差分對布線。

61、Mentor的PCB設(shè)計軟件對差分線隊的處理又如何？

Mentor軟件在定義好差分對屬性后，兩根差分對可以一起走線，嚴(yán)格保證差分對線寬，間距和長度差，遇到障礙可以自動分開，在換層時可以選擇過孔方式。

62、在一塊12層PCb板上，有三個電源層2.2v，3.3v,5v，將三個電源各作在一層，地線該如何處理？

一般說來，三個電源分別做在三層，對信號質(zhì)量比較好。因?yàn)椴淮罂赡艹霈F(xiàn)信號跨平面層分割現(xiàn)象?？绶指钍怯绊懶盘栙|(zhì)量很關(guān)鍵的一個因素，而仿真軟件一般都忽略了它。

對于電源層和地層，對高頻信號來說都是等效的。在實(shí)際中，除了考慮信號質(zhì)量外，電源平面耦合(利用相鄰地平面降低電源平面交流阻抗)，層疊對稱，都是需要考慮的因素。

63、PCB在出廠時如何檢查是否達(dá)到了設(shè)計工藝要求？

很多PCB廠家在PCB加工完成出廠前，都要經(jīng)過加電的網(wǎng)絡(luò)通斷測試，以確保所有聯(lián)線正確。同時，越來越多的廠家也采用x光測試，檢查蝕刻或?qū)訅簳r的一些故障。

對于貼片加工后的成品板，一般采用ICT測試檢查，這需要在PCB設(shè)計時添加ICT測試點(diǎn)。如果出現(xiàn)問題，也可以通過一種特殊的X光檢查設(shè)備排除是否加工原因造成故障。

64、“機(jī)構(gòu)的防護(hù)”是不是機(jī)殼的防護(hù)？

是的。機(jī)殼要盡量嚴(yán)密，少用或不用導(dǎo)電材料，盡可能接地。

65、在芯片選擇的時候是否也需要考慮芯片本身的esd問題？

不論是雙層板還是多層板，都應(yīng)盡量增大地的面積。在選擇芯片時要考慮芯片本身的ESD特性，這些在芯片說明中一般都有提到，而且即使不同廠家的同一種芯片性能也會有所不同。設(shè)計時多加注意，考慮的全面一點(diǎn)，做出電路板的性能也會得到一定的保證。但ESD的問題仍然可能出現(xiàn)，因此機(jī)構(gòu)的防護(hù)對ESD的防護(hù)也是相當(dāng)重要的。

66、在做pcb板的時候，為了減小干擾，地線是否應(yīng)該構(gòu)成閉和形式？

在做PCB板的時候，一般來講都要減小回路面積，以便減少干擾，布地線的時候，也不 應(yīng)布成閉合形式，而是布成樹枝狀較好，還有就是要盡可能增大地的面積。

67、如果仿真器用一個電源，pcb板用一個電源，這兩個電源的地是否應(yīng)該連在一起？

如果可以采用分離電源當(dāng)然較好，因?yàn)槿绱穗娫撮g不易產(chǎn)生干擾，但大部分設(shè)備是有具體要求的。既然仿真器和PCB板用的是兩個電源，按我的想法是不該將其共地的。

68、一個電路由幾塊pcb板構(gòu)成，他們是否應(yīng)該共地？

一個電路由幾塊PCB構(gòu)成，多半是要求共地的，因?yàn)樵谝粋€電路中用幾個電源畢竟是不太實(shí)際的。但如果你有具體的條件，可以用不同電源當(dāng)然干擾會小些。

69、設(shè)計一個手持產(chǎn)品，帶LCD，外殼為金屬。測試ESD時，無法通過ICE-1000-4-2的測試，CONTACT只能通過1100V，AIR可以通過6000V。ESD耦合測試時，水平只能可以通過3000V，垂直可以通過4000V測試。CPU主頻為33MHZ。有什么方法可以通過ESD測試？

手持產(chǎn)品又是金屬外殼，ESD的問題一定比較明顯，LCD也恐怕會出現(xiàn)較多的不良現(xiàn)象。如果沒辦法改變現(xiàn)有的金屬材質(zhì)，則建議在機(jī)構(gòu)內(nèi)部加上防電材料，加強(qiáng)PCB的地，同時想辦法讓LCD接地。當(dāng)然，如何操作要看具體情況。

70、設(shè)計一個含有DSP，PLD的系統(tǒng)，該從那些方面考慮ESD？

就一般的系統(tǒng)來講，主要應(yīng)考慮人體直接接觸的部分，在電路上以及機(jī)構(gòu)上進(jìn)行適當(dāng)?shù)谋Ｗo(hù)。至于ESD會對系統(tǒng)造成多大的影響，那還要依不同情況而定。干燥的環(huán)境下，ESD現(xiàn)象會比較嚴(yán)重，較敏感精細(xì)的系統(tǒng)，ESD的影響也會相對明顯。雖然大的系統(tǒng)有時ESD影響并不明顯，但設(shè)計時還是要多加注意，盡量防患于未然。

71、PCB設(shè)計中，如何避免串?dāng)_？

變化的信號（例如階躍信號）沿傳輸線由A到B傳播，傳輸線C-D上會產(chǎn)生耦合信號，變化的信號一旦結(jié)束也就是信號恢復(fù)到穩(wěn)定的直流電平時，耦合信號也就不存在了，因此串?dāng)_僅發(fā)生在信號跳變的過程當(dāng)中，并且信號沿的變化（轉(zhuǎn)換率）越快，產(chǎn)生的串?dāng)_也就越大。空間中耦合的電磁場可以提取為無數(shù)耦合電容和耦合電感的集合，其中由耦合電容產(chǎn)生的串?dāng)_信號在受害網(wǎng)絡(luò)上可以分成前向串?dāng)_和反向串?dāng)_Sc，這個兩個信號極性相同；由耦合電感產(chǎn)生的串?dāng)_信號也分成前向串?dāng)_和反向串?dāng)_SL，這兩個信號極性相反。耦合電感電容產(chǎn)生的前向串?dāng)_和反向串?dāng)_同時存在，并且大小幾乎相等，這樣，在受害網(wǎng)絡(luò)上的前向串?dāng)_信號由于極性相反，相互抵消，反向串?dāng)_極性相同，疊加增強(qiáng)。

串?dāng)_分析的模式通常包括默認(rèn)模式，三態(tài)模式和最壞情況模式分析。默認(rèn)模式類似我們實(shí)際對串?dāng)_測試的方式，即侵害網(wǎng)絡(luò)驅(qū)動器由翻轉(zhuǎn)信號驅(qū)動，受害網(wǎng)絡(luò)驅(qū)動器保持初始狀態(tài)（高電平或低電平），然后計算串?dāng)_值。這種方式對于單向信號的串?dāng)_分析比較有效。三態(tài)模式是指侵害網(wǎng)絡(luò)驅(qū)動器由翻轉(zhuǎn)信號驅(qū)動，受害的網(wǎng)絡(luò)的三態(tài)終端置為高阻狀態(tài)，來檢測串?dāng)_大小。這種方式對雙向或復(fù)雜拓樸網(wǎng)絡(luò)比較有效。最壞情況分析是指將受害網(wǎng)絡(luò)的驅(qū)動器保持初始狀態(tài)，仿真器計算所有默認(rèn)侵害網(wǎng)絡(luò)對每一個受害網(wǎng)絡(luò)的串?dāng)_的總和。這種方式一般只對個別關(guān)鍵網(wǎng)絡(luò)進(jìn)行分析，因?yàn)橐嬎愕慕M合太多，仿真速度比較慢。

72、導(dǎo)帶，即微帶線的地平面的鋪銅面積有規(guī)定嗎？

對于微波電路設(shè)計，地平面的面積對傳輸線的參數(shù)有影響。具體算法比較復(fù)雜（請參閱安杰倫的EESOFT有關(guān)資料）。而一般PCB數(shù)字電路的傳輸線仿真計算而言，地平面面積對傳輸線參數(shù)沒有影響，或者說忽略影響。

73、在EMC測試中發(fā)現(xiàn)時鐘信號的諧波超標(biāo)十分嚴(yán)重，只是在電源引腳上連接去耦電容。在PCB設(shè)計中需要注意哪些方面以抑止電磁輻射呢？

EMC的三要素為輻射源，傳播途徑和受害體。傳播途徑分為空間輻射傳播和電纜傳導(dǎo)。所以要抑制諧波，首先看看它傳播的途徑。電源去耦是解決傳導(dǎo)方式傳播，此外，必要的匹配和屏蔽也是需要的。

74、采用4層板設(shè)計的產(chǎn)品中，為什么有些是雙面鋪地的，有些不是？

鋪地的作用有幾個方面的考慮：1，屏蔽；2，散熱；3，加固；4，PCB工藝加工需要。所以不管幾層板鋪地，首先要看它的主要原因。

這里我們主要討論高速問題，所以主要說屏蔽作用。表面鋪地對EMC有好處，但是鋪銅要盡量完整，避免出現(xiàn)孤島。一般如果表層器件布線較多。

很難保證銅箔完整，還會帶來內(nèi)層信號跨分割問題。所以建議表層器件或走線多的板子，不鋪銅。

75、對于一組總線（地址，數(shù)據(jù)，命令）驅(qū)動多個（多達(dá)4，5個）設(shè)備（FLASH,SDRAM,其他外設(shè)...）的情況，在PCB布線時，采用那種方式？

布線拓?fù)鋵π盘柾暾缘挠绊?，主要反映在各個節(jié)點(diǎn)上信號到達(dá)時刻不一致，反射信號同樣到達(dá)某節(jié)點(diǎn)的時刻不一致，所以造成信號質(zhì)量惡化。一般來講，星型拓?fù)浣Y(jié)構(gòu)，可以通過控制同樣長的幾個stub，使信號傳輸和反射時延一致，達(dá)到比較好的信號質(zhì)量。

在使用拓?fù)渲g，要考慮到信號拓?fù)涔?jié)點(diǎn)情況、實(shí)際工作原理和布線難度。不同的buffer，對于信號的反射影響也不一致，所以星型拓?fù)洳⒉荒芎芎媒鉀Q上述數(shù)據(jù)地址總線連接到flash和sdram的時延，進(jìn)而無法確保信號的質(zhì)量；另一方面，高速的信號一般在dsp和sdram之間通信，flash加載時的速率并不高，所以在高速仿真時只要確保實(shí)際高速信號有效工作的節(jié)點(diǎn)處的波形，而無需關(guān)注flash處波形；星型拓?fù)浔容^菊花鏈等拓?fù)鋪碇v，布線難度較大，尤其大量數(shù)據(jù)地址信號都采用星型拓?fù)鋾r。

76、頻率30M以上的PCB，布線時使用自動布線還是手動布線；布線的軟件功能都一樣嗎？

是否高速信號是依據(jù)信號上升沿而不是絕對頻率或速度。自動或手動布線要看軟件布線功能的支持，有些布線手工可能會優(yōu)于自動布線，但有些布線，例如查分布線，總線時延補(bǔ)償布線，自動布線的效果和效率會遠(yuǎn)高于手工布線。一般 PCB基材主要由樹脂和玻璃絲布混合構(gòu)成，由于比例不同，介電常數(shù)和厚度都不同。一般樹脂含量高的，介電常數(shù)越小，可以更薄。具體參數(shù)，可以向PCB生產(chǎn)廠家咨詢。另外，隨著新工藝出現(xiàn)，還有一些特殊材質(zhì)的PCB板提供給諸如超厚背板或低損耗射頻板需要。

77、在PCB設(shè)計中，通常將地線又分為保護(hù)地和信號地；電源地又分為數(shù)字地和模擬地，為什么要對地線進(jìn)行劃分？

劃分地的目的主要是出于EMC的考慮，擔(dān)心數(shù)字部分電源和地上的噪聲會對其他信號，特別是模擬信號通過傳導(dǎo)途徑有干擾。至于信號的和保護(hù)地的劃分，是因?yàn)?EMC中ESD靜放電的考慮，類似于我們生活中避雷針接地的作用。無論怎樣分，最終的大地只有一個。只是噪聲瀉放途徑不同而已。

78、在布時鐘時，有必要兩邊加地線屏蔽嗎？

是否加屏蔽地線要根據(jù)板上的串?dāng)_/EMI情況來決定，而且如對屏蔽地線的處理不好，有可能反而會使情況更糟。

79、布不同頻率的時鐘線時有什么相應(yīng)的對策？

對時鐘線的布線，最好是進(jìn)行信號完整性分析，制定相應(yīng)的布線規(guī)則，并根據(jù)這些規(guī)則來進(jìn)行布線。

80、PCB單層板手工布線時，是放在頂層還是底層？

如果是頂層放器件，底層布線。

81、PCB單層板手工布線時，跳線要如何表示？

跳線是PCB設(shè)計中特別的器件，只有兩個焊盤，距離可以定長的，也可以是可變長度的。手工布線時可根據(jù)需要添加。板上會有直連線表示，料單中也會出現(xiàn)。

82、假設(shè)一片4層板,中間兩層是VCC和GND，走線從top到bottom，從BOTTOM SIDE流到TOP SIDE的回流路徑是經(jīng)這個信號的VIA還是POWER？

過孔上信號的回流路徑現(xiàn)在還沒有一個明確的說法，一般認(rèn)為回流信號會從周圍最近的接地或接電源的過孔處回流。一般EDA工具在仿真時都把過孔當(dāng)作一個固定集總參數(shù)的RLC網(wǎng)絡(luò)處理，事實(shí)上是取一個最壞情況的估計。

83、“進(jìn)行信號完整性分析，制定相應(yīng)的布線規(guī)則，并根據(jù)這些規(guī)則來進(jìn)行布線”，此句如何理解？

前仿真分析，可以得到一系列實(shí)現(xiàn)信號完整性的布局、布線策略。通常這些策略會轉(zhuǎn)化成一些物理規(guī)則，約束PCB的布局和布線。通常的規(guī)則有拓?fù)湟?guī)則，長度規(guī)則，阻抗規(guī)則，并行間距和并行長度規(guī)則等等。PCB工具可以在這些約束下，完成布線。當(dāng)然，完成的效果如何，還需要經(jīng)過后仿真驗(yàn)證才知道。

此外，Mentor提供的ICX支持互聯(lián)綜合，一邊布線，一邊仿真，實(shí)現(xiàn)一次通過。

84、怎樣選擇PCB的軟件？

選擇PCB的軟件，根據(jù)自己的需求。市面提供的高級軟件很多，關(guān)鍵看看是否適合您設(shè)計能力，設(shè)計規(guī)模和設(shè)計約束的要求。刀快了好上手，太快會傷手。找個EDA廠商，請過去做個產(chǎn)品介紹，大家坐下來聊聊，不管買不買，都會有收獲。

85、關(guān)于碎銅、浮銅的概念該怎么理解呢？

從PCB加工角度，一般將面積小于某個單位面積的銅箔叫碎銅，這些太小面積的銅箔會在加工時，由于蝕刻誤差導(dǎo)致問題。從電氣角度來講，將沒有合任何直流網(wǎng)絡(luò)連結(jié)的銅箔叫浮銅，浮銅會由于周圍信號影響，產(chǎn)生天線效應(yīng)。浮銅可能會是碎銅，也可能是大面積的銅箔。

86、近端串?dāng)_和遠(yuǎn)端串?dāng)_與信號的頻率和信號的上升時間是否有關(guān)系？是否會隨著它們變化而變化？如果有關(guān)系，能否有公式說明它們之間的關(guān)系？

應(yīng)該說侵害網(wǎng)絡(luò)對受害網(wǎng)絡(luò)造成的串?dāng)_與信號變化沿有關(guān)，變化越快，引起的串?dāng)_越大，（V=L*di/dt）。串?dāng)_對受害網(wǎng)絡(luò)上數(shù)字信號的判決影響則與信號頻率有關(guān)，頻率越快，影響越大。詳情請參閱相關(guān)鏈接：

87、在PROTEL中如何畫綁定IC？

具體講，在PCB中使用機(jī)械層畫邦定圖，IC襯底襯根據(jù)IC SPEC.決定接vccgndfloat，用機(jī)械層print bonding drawing即可。

88、用PROTEL繪制原理圖，制板時產(chǎn)生的網(wǎng)絡(luò)表始終有錯，無法自動產(chǎn)生PCB板，原因是什么？

可以根據(jù)原理圖對生成的網(wǎng)絡(luò)表進(jìn)行手工編輯, 檢查通過后即可自動布線。用制板軟件自動布局和布線的板面都不十分理想。網(wǎng)絡(luò)表錯誤可能是沒有指定原理圖中元件封裝；也可能是布電路板的庫中沒有包含指定原理圖中全部元件封裝。如果是單面板就不要用自動布線，雙面板就可以用自動布線。也可以對電源和重要的信號線手動，其他的自動。

89、PCB與PCB的連接，通?？拷硬邋兘鸹蜚y的“手指”實(shí)現(xiàn)，如果“手指”與插座間接觸不良怎么辦？

如果是清潔問題，可用專用的電器觸點(diǎn)清潔劑清洗，或用寫字用的橡皮擦清潔PCB。還要考慮1、金手指是否太薄，焊盤是否和插座不吻合；2、插座是否進(jìn)了松香水或雜質(zhì)；3、插座的質(zhì)量是否可靠。

90、請問焊盤對高速信號有什么影響?

一個很好的問題。焊盤對高速信號有的影響，它的影響類似器件的封裝對器件的影響上。詳細(xì)的分析，信號從IC內(nèi)出來以后，經(jīng)過綁定線，管腳，封裝外殼，焊盤，焊錫到達(dá)傳輸線，這個過程中的所有關(guān)節(jié)都會影響信號的質(zhì)量。但是實(shí)際分析時，很難給出焊盤、焊錫加上管腳的具體參數(shù)。所以一般就用IBIS模型中的封裝的參數(shù)將他們都概括了，當(dāng)然這樣的分析在較低的頻率上分析是可以接收的，對于更高頻率信號更高精度仿真，就不夠精確了?，F(xiàn)在的一個趨勢是用IBIS的V －I、V－T曲線描述buffer特性，用SPICE模型描述封裝參數(shù)。當(dāng)然，在IC設(shè)計當(dāng)中，也有信號完整性問題，在封裝選擇和管腳分配上也考慮了這些因素對信號質(zhì)量的影響。

91、自動浮銅后，浮銅會根據(jù)板子上面器件的位置和走線布局來填充空白處，但這樣就會形成很多的小于等于90度的尖角和毛刺（比如一個多腳芯片各個管腳之間會有很多相對的尖角浮銅），在高壓測試時候會放電，無法通過高壓測試，不知除了自動浮銅后通過人工一點(diǎn)一點(diǎn)修正去除這些尖角和毛刺外有沒有其他的好辦法。

自動浮銅中出現(xiàn)的尖角浮銅問題，的確是各很麻煩的問題，除了有你提到的放電問題外，在加工中也會由于酸滴積聚問題，造成加工的問題。從2000年起， mentor在WG和EN當(dāng)中，都支持動態(tài)銅箔邊緣修復(fù)功能，還支持動態(tài)覆銅，可以自動解決你所提到的問題。請見動畫演示。(如直接打開有問題,請按鼠標(biāo)右鍵選擇“在新窗口中打開”，或選擇“目標(biāo)另存為”將該文件下載到本地硬盤再打開。)

92、請問在PCB 布線中電源的分布和布線是否也需要象接地一樣注意。若不注意會帶來什么樣的問題？會增加干擾么？

電源若作為平面層處理，其方式應(yīng)該類似于地層的處理，當(dāng)然，為了降低電源的共模輻射，建議內(nèi)縮20倍的電源層距地層的高度。如果布線，建議走樹狀結(jié)構(gòu)，注意避免電源環(huán)路問題。電源閉環(huán)會引起較大的共模輻射。

93、地址線是否應(yīng)該采用星形布線？若采用星形布線，則Vtt的終端電阻可不可以放在星形的連接點(diǎn)處或者放在星形的一個分支的末端？

地址線是否要采用星型布線，取決于終端之間的時延要求是否滿足系統(tǒng)的建立、保持時間，另外還要考慮到布線的難度。星型拓?fù)涞脑蚴谴_保每個分支的時延和反射一致，所以星型連接中使用終端并聯(lián)匹配，一般會在所有終端都添加匹配，只在一個分支添加匹配，不可能滿足這樣的要求。

94、如果希望盡量減少板面積，而打算像內(nèi)存條那樣正反貼，可以嗎？

正反貼的PCB設(shè)計，只要你的焊接加工沒問題，當(dāng)然可以。

95、如果只是在主板上貼有四片DDRmemory，要求時鐘能達(dá)到150Mhz，在布線方面有什么具體要求?

150Mhz的時鐘布線，要求盡量減小傳輸線長度，降低傳輸線對信號的影響。如果還不能滿足要求，仿真一下，看看匹配、拓?fù)洹⒆杩箍刂频炔呗允怯行А?/p>

96、在PCB板上線寬及過孔的大小與所通過的電流大小的關(guān)系是怎樣的？

答：一般的PCB的銅箔厚度為1盎司，約1.4mil的話，大致1mil線寬允許的最大電流為1A。過孔比較復(fù)雜，除了與過孔焊盤大小有關(guān)外，還與加工過程中電鍍后孔壁沉銅厚度有關(guān)。